时序逻辑设计法适用于PLC各输出信号的状态变化有一定的时间顺序的场合，在程序设计时根据画出的各输出信号的时序图，理顺各状态转换的时刻和转换条件，找出输出与输入及内部触点的对应关系，并进行适当简化。一般来讲，时序逻辑设计法应与经验法配合使用，否则将可能使逻辑关系过于复杂。

        (1)根据控制要求，明确输入/输出信号个数。

 (2)明确各输入和各输出信号之间的时序关系，画出各输入和输出信号的工作时序图。

 (3)将时序图划分成若干个时间区段，找出区段间的分界点，弄清分界点处输出信号状态的转换关系和转换条件

 (4) PLC的I/O、内部辅助继电器和定时器/计数器等进行分配。

 (5)列出输出信号的逻辑表达式，根据逻辑表达式画出梯形图。

 (6)通过模拟调试，检查程序是否符合控制要求，结合经验设计法进一步修改程序。

EM660e

EM660d 

32 08 004 04.92

PP8855 MT-80-Z80

MT-80-Z80-F

PP8862 Siemens A5E36038709 A5E35688957 A5E35967928

DITW 380-14

TU500 AEG TXT102 TXT 102 6051-042.277582 277582

ACVB 00.782.0857 00.785.1270

ACDB-G-DSC 00.782.1552 ACKB-DSC 00.799.2112

PCDB 00.782.1205 PDCB-KM-GRAY 00.779.2144

ACPB-HMD 00.782.1497 00.779.2054

FDH-G 2035 

IFB7-03 IFB 7-3 18737

070G-030E-320C-1FNO-T2700

3.8934 H

DHC100 590.0411066 E05

DHC100 590.0411066

5464-441 

07.F4.C1D-1280/1.4 

PP9099 07.F4.C1D-1280

PP9102 

OP/MF400 MF 401 MF400

MM01 400543.002.00

Type 03/100

810-800256-106 

Siemens 6ES5454-4UA12 

PQ581 Ferag 564.547.004 546.550.002

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